DZIEKAN i RADA WYDZIAŁU INFORMATYKI, ELEKTRONIKI I TELEKOMUNIKACJI AKADEMII GÓRNICZO-HUTNICZEJ im. ST. STASZICA W KRAKOWIE |
---|
zapraszają na publiczną dyskusję nad rozprawą doktorską mgr inż. Grzegorza Sułkowskiego |
Implementacja mechanizmów wyszukujących wzorce do akceleracji przetwarzania pakietów sieci Ethernet w układach rekonfigurowalnych FPGA |
Dyskusja odbędzie się 16 września 2019 roku o godz. 11:00 w sali 1.19 Pawilon D-17, ul. Kawiory 21, 30-059 Kraków |
PROMOTOR: Prof. dr hab. inż. Kazimierz Wiatr, Akademia Górniczo-Hutnicza im. St. Staszica w Krakowie |
RECENZENCI: Prof. dr hab. inż. Marek Skomorowski, Uniwersytet Jagielloński |
Prof. dr hab. inż. Andrzej Napieralski, Politechnika Łódzka |
Z rozprawą doktorską i opiniami recenzentów można się zapoznać w Czytelni Biblioteki Głównej AGH w Krakowie, Al. Mickiewicza 30 |
mgr inż. Grzegorz Sułkowski
Promotor: prof. dr hab. inż. Kazimierz Wiatr (AGH)
Dyscyplina: Elektronika
STRESZCZENIE
Celem rozprawy jest implementacja metod wyszukiwania wzorców realizowanych całkowicie sprzętowo z wykorzystaniem układów logiki rekonfigurowalnej FPGA oraz rozbudowa i optymalizacja realizowanych obecnie rozwiązań na drodze programowej i ich integracja z mechanizmami i prymitywami sprzętowymi oferowanymi przez logikę układów FPGA. Przeniesienie istniejących algorytmów programowych do platformy sprzętowej jest bezcelowe ponieważ algorytmy te z założenia pracują w sposób szeregowy dlatego koniecznym jest taka ich adaptacja, by operacje dotychczas realizowane w sposób szeregowy maksymalnie zrównoleglić.
Praca podzielona została na 6 rozdziałów omawiających kolejno poruszane przez autora zagadnienia: ogólne wprowadzenie do poruszanej tematyki oraz tezę i główne cele; podstawowe pojęcia, definicje i algorytmy metod przetwarzania tekstu oraz wyszukiwania wzorców istotne dla tej pracy; niezbędne zagadnienia związane z infrastrukturą sieci Ehternet, modelem TCP/IP i protokołami sieciowymi, klasyfikacją funkcjonalną i implementacyjną platform typu firewall; wprowadzenie do układów FPGA, z uwzględnieniem elementów budowy wykorzystywanego w pracy układu Xilinx Virtex II Pro oraz omówieniem wybranych algorytmów i mechanizmów wyszukiwania wzorców implementowanych w układach FPGA; proponowany model mechanizmów wyszukiwania wzorców implementowanych w logice reprogramowalnej FPGA, wraz z otrzymanymi wynikami implementacji dowodzącymi postawioną tezę; podsumowanie przeprowadzonej pracy, uzyskanych rezultatów badań, eksperymentów, testów oraz wyników w odniesieniu do istniejących rozwiązań i aktualnych technologii.
W wyniku prowadzonej pracy badawczej autor zaprojektował sprzętową implementację klasyfikatora zabezpieczenia sieciowego typu firewall, pozwalającego na wyszukiwanie wzorców w pakietach sieci Ethernet z prędkością 6,45×106 nagłówków pakietów IP na sekundę. Zaproponowany w pracy autorski algorytm wyszukujący wzorce z symbolami wieloznacznymi (∗), mogącymi występować także na początku analizowanego wzorca adresacji sieciowej np.: ∗.∗.∗.A i bazujący na algorytmie Aho‑Corasick, umożliwia wyszukiwanie wielu wzorców pakietów jednocześnie, eliminuje sekwencyjne przeszukiwanie polityki bezpieczeństwa oraz pozwala na wyszukiwanie wzorców adresacji sieciowej z prędkością 24,59×106 nagłówków pakietów IP na sekundę.
Na podstawie otrzymanych wyników implementacji zaproponowanych w pracy rozwiązań prac badawczych, autor udowodnił postawioną tezę: „Implementacja mechanizmów wyszukujących wzorce wykorzystujące pamięci CAM wspomagane algorytmem Aho-Corasick pozwala na znaczące przyśpieszenie przetwarzania pakietów sieci Ethernet o wielkich przepływnościach przez systemy zabezpieczeń typu firewall implementowane w rekonfigurowalnych układach FPGA.”
Recenzje rozprawy
Prof. dr hab. inż. Marek Skomorowski (Uniwersytet Jagielloński)
Prof. dr hab. inż. Andrzej Napieralski (Politechnika Łódzka)
Ważniejsze publikacje doktoranta: